Titre : |
Le langage SystemVerilog : Synthèse et vérification des circuits numériques complexes |
Type de document : |
texte imprimé |
Auteurs : |
Sébastien Moutault, |
Editeur : |
Paris : Dunod |
Année de publication : |
2009 |
Importance : |
291p |
Présentation : |
couv.il.img.fig.tab.bib.ind |
Format : |
24×17 cm |
ISBN/ISSN/EAN : |
978-2-10-051801-2 |
Langues : |
Français (fre) Langues originales : Français (fre) |
Index. décimale : |
004 Traitement de données. Informatique |
Résumé : |
"SystemVerilog est l'un des langages de description des circuits numériques les plus récents (2005). Il est le premier langage qualifié de HDVL, pour Hardware Description and Verification Language. Il hérite à la fois des capacités de description de modules synthétisables et des facultés d'abstraction des langages objets qui permettent la vérification de systèmes complexes.
Le livre est organisé en quatre parties :
Une première exploration rapide permet de découvrir l'ensemble du langage.
La seconde partie présente la boite à outils dont se serviront les deux parties suivantes.
La troisième partie est consacrée à la construction de modules synthétisables et des tests unitaires qui sont indissociables de la conception de ces modules.
La dernière partie est consacrée à la mise en place d'un banc de vérification fondé sur la programmation objet. Elle amène le lecteur à comprendre les deux librairies de vérification les plus couramment rencontrées : VMM library (Verification Methodology Manual for SystemVerilog) et OVM library (Open Verification Methodology).
Les exemples du livre ont tous été testés en synthèse et/ou en simulation, suivant le cas. Ces exemples sont disponibles en téléchargement sur le site compagnon du livre : www.lelangagesystemverilog.net."
|
Note de contenu : |
"Sommaire
 Modélisation, synthèse et vérification : le même langage
 Structures et algorithmes
 Décrire le circuit
 Vers la vérification
"
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Le langage SystemVerilog : Synthèse et vérification des circuits numériques complexes [texte imprimé] / Sébastien Moutault, . - Paris : Dunod, 2009 . - 291p : couv.il.img.fig.tab.bib.ind ; 24×17 cm. ISBN : 978-2-10-051801-2 Langues : Français ( fre) Langues originales : Français ( fre)
Index. décimale : |
004 Traitement de données. Informatique |
Résumé : |
"SystemVerilog est l'un des langages de description des circuits numériques les plus récents (2005). Il est le premier langage qualifié de HDVL, pour Hardware Description and Verification Language. Il hérite à la fois des capacités de description de modules synthétisables et des facultés d'abstraction des langages objets qui permettent la vérification de systèmes complexes.
Le livre est organisé en quatre parties :
Une première exploration rapide permet de découvrir l'ensemble du langage.
La seconde partie présente la boite à outils dont se serviront les deux parties suivantes.
La troisième partie est consacrée à la construction de modules synthétisables et des tests unitaires qui sont indissociables de la conception de ces modules.
La dernière partie est consacrée à la mise en place d'un banc de vérification fondé sur la programmation objet. Elle amène le lecteur à comprendre les deux librairies de vérification les plus couramment rencontrées : VMM library (Verification Methodology Manual for SystemVerilog) et OVM library (Open Verification Methodology).
Les exemples du livre ont tous été testés en synthèse et/ou en simulation, suivant le cas. Ces exemples sont disponibles en téléchargement sur le site compagnon du livre : www.lelangagesystemverilog.net."
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Note de contenu : |
"Sommaire
 Modélisation, synthèse et vérification : le même langage
 Structures et algorithmes
 Décrire le circuit
 Vers la vérification
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| ![Le langage SystemVerilog vignette](./getimage.php?url_image=http%3A%2F%2Fimages-eu.amazon.com%2Fimages%2FP%2F%21%21isbn%21%21.08.MZZZZZZZ.jpg¬icecode=9782100518012&vigurl=) |